• ANASAYFA
• ÜNİVERSİTE HAKKINDA
  • İsim - Adres
  • Genel Bilgi
  • Üniversite Yönetimi
  • Akademik Takvim
  • Derece Programları
  • Yabancı Dilde Eğitim Veren Birimler
  • Genel Kabul ve Kayıt Koşulları
  • Kredi Hareketliliği ve Önceki Öğrenmenin Tanınması
  • AKTS Kredilerinin Belirlenmesi
  • Akademik Danışmanlık
  • İletişim
• DERECE PROGRAMLARI
  • Doktora Programları
  • Yüksek Lisans Programları
  • Lisans Programları
  • Önlisans Programları
• ÖĞRENCİ İÇİN GENEL BİLGİLER
  • Yaşam Standardı
  • Barınma
  • Beslenme
  • Sağlık
  • Engelli İçin Olanaklar
  • Sigorta
  • Finansal Destekler
  • Öğrenci İşleri Daire Başkanlığı
  • Uluslararası Öğrenciler için Pratik Bilgiler
  • Dil Kursları
  • Staj Olanakları
  • Sportif, Sosyal ve Kültürel Faaliyetler
  • Öğrenci Toplulukları ve Kulüpler
  • İzmir-Türkiye Hakkında
• ULUSLARARASI İLİŞKİLER
  • Dış İlişkiler Koordinatörlüğü
  • Kayıt İşlemleri
  • Anlaşmalar
  • Koordinatörler
  • Belgeler
  • Yabancı Dilde Eğitim Veren Birimler
  • AKTS/DE Etiketi

Ders Bilgileri

Ders Kodu Ders Adı Ders Türü D U L AKTS SEÇMELİ

Dersi Veren Birim

Elektronik Haberleşme Teknolojisi

Dersin Düzeyi

Önlisans

Ders Koordinatörü

Dersi Alan Birimler

Dersin Amacı

Dersin Öğrenme Kazanımları

1   Mantık kapılarını kullanabilme 2   Bileşik mantık devreleri uygulayabilme 3   Ardışıl mantık devreleri uygulayabilme 4   Donanım tasarlama kavramı ve kullanacağı dile ait temel komutları ve görevlerini eşleştirebilme. 5   Sayısal tasarım bilgisi ve seçilen donanım tasarlama dilini kullanarak bir proje hazırlayabilme

Dersin Öğretim Türü

Örgün Öğretim

Dersin Önkoşulu/Önkoşulları

Yok

Ders İçin Önerilen Diğer Hususlar

Yok

Ders İçeriği

Hafta Konular Açıklama 1 Programlanabilir/Yerinde Programlanabilir Mantık dizisi(PLA/FPLA) 2 Yerinde Programlanabilir Kapı Dizileri (FPGA) 3 FPLA VE FPGA ile uygulama yapma kavramı 4 Donanım tasarlama dilleri 5 VHDL Programlama Araçları 6 VHDL Programlama Araçları 7 ARA SINAV 8 ARA SINAV 9 Bileşik mantık devreleri için VHDL 10 Bileşik mantık devreleri için VHDL 11 Ardışıl mantık devreleri için VHDL 12 Ardışıl mantık devreleri için VHDL 13 VHDL ile durum diyagramları tasarımı 14 VHDL ile uygulama devresi gerçekleştirme

Ders İçin Önerilen Kaynaklar

İlan Edilecektir.

Öğrenme ve Öğretme Yöntemleri

1. Ders Anlatımı 2. Problem Çözümü 3. Proje

Değerlendirme Yöntemleri

SIRA NO KISA KOD UZUN ADI FORMUL 1 VZ Vize 2 RO Rapor/Ödev 3 FN Final 4 BNS BNS VZ*0.20 + RO*0.20 +FN* 0.60 5 BUT Bütünleme Notu 6 BBN Bütünleme Sonu Başarı Notu VZ*0.20 + RO*0.20 +BUT* 0.60 *** Bütünleme Sınavı Yapılmayan Birimlerde Bütünleme Kriteri Dikkate Alınmaz.

Değerlendirme Yöntemlerine İliskin Aciklamalar

Yok

Değerlendirme Kriteri

İlan Edilecektir.

Dersin Öğretim Dili

Türkçe

Derse İlişkin Politika ve Kurallar

İlan Edilecektir.

Dersin Öğretim Üyesi İletişim Bilgileri

İlan Edilecektir.

Ders Öğretim Üyesi Görüşme Gün ve Saatleri

İlan Edilecektir.

Staj Durumu

YOK

İş Yükü Hesaplaması

Etkinlikler Sayısı Süresi (saat) Toplam İş Yükü (saat) Ders Anlatımı 12 3 36 Uygulama 12 1 12 Haftalık Ders öncesi/sonrası hazırlıklar 12 1 12 Vize Sınavına Hazırlık 1 4 4 Final Sınavına Hazırlık 1 6 6 Ödev Hazırlama 1 20 20 Tasarım Projesi 1 8 8 Final Sınavı 1 1 1 Vize Sınavı 1 1 1 TOPLAM İŞ YÜKÜ (saat) 100

Program ve Öğrenme Kazanımları İlişkisi

PK/ÖK PK.1 PK.2 PK.3 PK.4 PK.5 PK.6 PK.7 PK.8 PK.9 PK.10 PK.11 PK.12 ÖK.1 ÖK.2 ÖK.3 ÖK.4 ÖK.5