Dokuz Eylül Üniversitesi Ders Katoloğu / Bilgi Paketi

Ders Bilgileri

Ders Kodu	Ders Adı	Ders Türü	D	U	L	AKTS
EED 4021	İLERİ MANTIK TASARIMI	SEÇMELİ	3	2	0	6

Dersi Veren Birim

Elektrik-Elektronik Mühendisliği

Dersin Düzeyi

Lisans

Ders Koordinatörü

YRD.DOÇENT AHMET ÖZKURT

Dersi Alan Birimler

Elektrik-Elektronik Mühendisliği

Dersin Amacı

Dersin amacı programlanabilir mantık devreleri (PLD) ve alanda programlanabilir mantık devreleri ile gerçeklenebilecek ileri mantık devrelerinin tasarım yöntemlerinin tanıtılmasıdır. Verilog donanım tanımlama dili tanıtılarak ileri mantık devreleri benzetim teknikleri tartışılacaktır.

Dersin Öğrenme Kazanımları

1	Senkron ve asenkron mantık devrelerini Verilog donanım tanımlama dili kullarak tasarlayabilme
2	İleri mantık devrelerinin FPGA benzetim yazılımları kullanarak benzetimlerini yapabilme ve sonuçları yorumlayabilme,
3	Karmaşık mantık devrelerini elektonik tasarım araçları kullanarak, PLD ve FPGA cihazlarına gömülebilecek şekilde eniyileyebilme ve tasarımları bu cihazlarda gerçekleyebilme,
4	Bir mantık devresinin doğrulanması için Sayısal Çözümleyici cihazını kullanabilme

Dersin Öğretim Türü

Örgün Öğretim

Dersin Önkoşulu/Önkoşulları

EED 3008 - MİKROİŞLEMCİ SİSTEMLERİ
EED 3018 - MİKROİŞLEMCİ SİSTEMLERİ

Ders İçin Önerilen Diğer Hususlar

Yok

Ders İçeriği

Hafta	Konular	Açıklama
1	Giriş, Sayısal devre tasarım yöntemlerinin gözden geçirilmesi, Verilog'a giriş
2	Gerçekleme teknolojileri, Programlanabilir Syayısal kapılar, sayısal funksiyonların eniyi halde gerçeklemeler,
3	Verilog veri tipleri ve operatörleri, modüler ve kapılar, kapı seviyesi modelleme, zaman benzetimleri Lab: CPLD/FPGA Boardlarının tanıtılması
4	Verilog davranış modelleri, sayı gösterimler, arikmetik devreleri, Aritmetik operatörler, Lab: Proje konusunun belirlenmesi
5	Verilog ile kombinasyonel devre tasarımı, Lab: Sayısal Çözümleyiciye giriş
6	Kombinasyonel mantık devre blokları, kodlayıcı/kodaçıcılar, aritmetik karşılaştırıcılar v.b.
7	Gözden Geçirme
8	arasınav
9	Verilog ile Temel Mandallama devreleri, master-slave ve kenar tetiklemeli flip floplar, sayıcılar v.b.
10	Verilog ile Senkron sayısal devreler, tasarım süreci
11	Mealy & Moore makinaları, sonlu durum makinaları, durum indirgeme
12	Sonlu durum tasarım örnekleri,
13	Mikro işlem tabanlı tasarımlar, doananım ve yazılım IP çekirdekleri
14	Proje Teslim

Ders İçin Önerilen Kaynaklar

Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog Design,
McGraw-Hill Higher Education, 2003, ISBN 0-07-283878-7

Samir Palnitkar, Verilog HDL, 2nd Edition, Prentice Hall, 2003, ISBN 0-13-044911-3

Diğer ders materyalleri: Ders notu

Öğrenme ve Öğretme Yöntemleri

Aktif Katılımlı ders sunumları, vize ve final sınavları, aktif katılımlı laboratuvar uygulamaları, takım çalışmasına dayalı dönem ödevi.

Değerlendirme Yöntemleri

SIRA NO	KISA KOD	UZUN ADI	FORMUL
1	VZ	Vize
2	OD	Ödev
3	UYG	Uygulama
4	FN	Final
5	BNS	BNS	VZ * 0.20 + OD * 0.20 +UYG * 0.10 + FN * 0.50
6	BUT	Bütünleme
7	BBN	BütSonuBaşarıNotu	VZ * 0.20 + OD * 0.20 +UYG * 0.10 + BUT * 0.50

Değerlendirme Yöntemlerine İliskin Aciklamalar

Yok

Değerlendirme Kriteri

Öğrencilerin Verilog diline ilişkin ilişkin kavramları anlayıp anlamadıkları 1 vize ve 1 final sınavı ile ölçülecektir. Bilgiyi ve kavramları uygulamalarda kullanma becerileri uygulama konusu hakkında teknik raporlar yazacakları laboratuvar uygulamaları ile ölçülecektir. Bilgi ve kavramları uygulamada bağlama becerileri ise takım halinde çalışacakları dönem projesi ile ölçülecektir. Toplam notun %15'i Vize, %15'i dönem projesi, %20'si laboratuvar çalışması ve %50'si final ile belirlenecektir.

Dersin Öğretim Dili

İngilizce

Derse İlişkin Politika ve Kurallar

İlan Edilecektir.

Dersin Öğretim Üyesi İletişim Bilgileri

Ahmet Özkurt
ahmet.ozkurt@deu.edu.tr
3017134
serkan.gunel@deu.edu.tr

Ders Öğretim Üyesi Görüşme Gün ve Saatleri

Her hafta 2 saat

Staj Durumu

YOK

İş Yükü Hesaplaması

Etkinlikler	Sayısı	Süresi (saat)	Toplam İş Yükü (saat)
Ders Anlatımı	14	3	42
Uygulama	5	2	10
Haftalık Ders öncesi/sonrası hazırlıklar	14	4	56
Vize Sınavına Hazırlık	1	8	8
Final Sınavına Hazırlık	1	8	8
Ödev Hazırlama	10	2	20
Final Sınavı	1	3	3
Vize Sınavı	1	2	2
TOPLAM İŞ YÜKÜ (saat)			149

Program ve Öğrenme Kazanımları İlişkisi

PK/ÖK	PK.1	PK.2	PK.3	PK.4	PK.9	PK.10	PK.11	PK.12
ÖK.1	5	5	5	3	2	3	2	3
ÖK.2	5	5	5	3	5	2	2	3
ÖK.3	5	5	5	3	5	2	2	3
ÖK.4	5	5	5	3	5		2	3

DERS ADI

DERECE PROGRAMLARI